Schaltungsdesign mit VHDL

B Die Sprache VHDL
ARCHITECTURE sequential_4 OF latch IS
BEGIN
q_assignment: PROCESS (clk, d)
BEGIN
CASE clk IS
WHEN '1' => q NULL ;
END CASE ;
END PROCESS q_assignment ;
END sequential_4 ;
6.5.8 LOOP-Anweisung
Iterationsschleifen, d.h. mehrfach zu durchlaufende Anweisungsblökke,
können mittels der LOOP-Anweisung realisiert werden. Dabei existieren
die folgenden drei Alternativen: FOR-Schleife, WHILE-Schleife
und Endlosschleife:
[loop_label :] FOR range LOOP
...
... -- sequentielle Anweisungen
...
END LOOP [loop_label] ;
[loop_label :] WHILE condition LOOP
...
... -- sequentielle Anweisungen
...
END LOOP [loop_label] ;
[loop_label :] LOOP
...
... -- sequentielle Anweisungen
...
END LOOP [loop_label] ;
160 © G. Lehmann/B. Wunder/M. Selz