Schaltungsdesign mit VHDL

6 Verhaltensmodellierung
Im vorangegangenen Kapitel wurde gezeigt, wie sich hierarchische
Strukturen, wie z.B. die in Abb. B-9 gezeigte, modellieren lassen. Die
unterste Ebene in den einzelnen Zweigen des Strukturbaumes jedoch
kann nicht struktural beschrieben werden, da diese Modelle nicht
weiter in Sub-Modelle unterteilt sind. Für diese Modelle stellt VHDL
zahlreiche Konstrukte zur Verfügung, mit denen sich das Modellverhalten
nachbilden läßt.
S Strukturmodell
V Verhaltensmodell
S/V komb. Modell
S S/V
S
© G. Lehmann/B. Wunder/M. Selz 119
S
V V V V V V
Abb. B-9: Hierarchischer Modellaufbau
Als einführendes Beispiel zur Verhaltensmodellierung soll das nachstehende
Modell eines Zählers dienen, der bei steigenden Taktflanken
zyklisch von 0 bis 4 zählt, falls der enable-Eingang den Wert '1'
besitzt. Mit einem low-aktiven reset-Signal kann der Zähler asynchron
zurückgesetzt werden.
ENTITY count5 IS
PORT (clk, enable, reset : IN bit;
q : OUT bit_vector (2 DOWNTO 0));
END count5;
S
V