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Schaltungsdesign mit VHDL

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6 Verhaltensmodellierung<br />

im Ausführungszeitpunkt: während Signalzuweisungen erst am Ende<br />

eines Delta-Zyklus nach Ausführung aller aktiven Prozesse durchgeführt<br />

werden, werden Variablen un<strong>mit</strong>telbar, d.h. bei Erreichen der<br />

entsprechenden Anweisung im sequentiellen Ablauf zugewiesen. Die<br />

Konsequenzen aus diesem Sachverhalt und Beispiele hierzu werden im<br />

Kapitel über den Simulationsablauf (Kapitel 8) aufgezeigt.<br />

Das folgende Beispiel illustriert die Verwendung von sequentiellen<br />

Signal- und Variablenzuweisungen:<br />

ENTITY mult IS<br />

PORT (a, b : IN integer := 0; y : OUT integer) ;<br />

END mult ;<br />

ARCHITECTURE number_one OF mult IS<br />

BEGIN<br />

PROCESS (a,b) -- Aktivierung durch Ereignisse auf a oder b<br />

VARIABLE v1, v2 : integer := 0 ;<br />

BEGIN<br />

v1 := 3 * a + 7 * b ; -- sequent. Variablenzuweisung<br />

v2 := a * b + 5 * v1 ; -- sequent. Variablenzuweisung<br />

y

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