Schaltungsdesign mit VHDL

C Anwendung von VHDL
Folgende Einzelschritte laufen bei der Logiksynthese mit kommerziellen
Werkzeugen im allgemeinen ab:
Flattening
Alle Zwischenvariablen der Booleschen Ausdrücke werden zunächst
entfernt und alle Klammern aufgelöst. Damit erhält man beispielsweise
eine zweistufige AND-OR-INVERT-Darstellung:
p Vor dem Flattening:
f = f1 ∧ f2; mit: f1 = a ∨ (e ∧ (c ∨ d)); f2 = c ∨ b
p Nach dem Flattening:
f = (a ∧ c) ∨ (a ∧ b) ∨ (c ∧ e) ∨ (e ∧ d ∧ c) ∨ (e ∧ c ∧ b) ∨
(e ∧ d ∧ b)
Das Flattening löst also die vorgegebene Struktur der Logik auf. Die
Auflösung eines vorher strukturierten Blockes in seine Produktterme
kann eventuell bzgl. Geschwindigkeit und Fläche schlechtere Ergebnisse
liefern. Bei unstrukturierter, krauser Logik ist es aber möglich,
durch die anschließende Minimierung sowohl schnellere als auch kleinere
Schaltungen zu erzeugen. Weil durch das Auflösen der
Zwischenterme große Datenmengen entstehen, kann in den meisten
Synthesesystemen der Grad des Flattenings vorgegeben werden.
Logikminimierung
Die Darstellung aus Produkttermen wird mit Minimierungsverfahren,
wie z.B. dem Nelson-Verfahren, weiterverarbeitet. Jede Funktion kann
dabei einzeln oder innerhalb eines Funktionsbündels minimiert werden.
Die Anzahl der Produktterme reduziert sich dadurch und redundante
Logik wird entfernt.
Structuring
Beim Structuring oder Factoring werden gemeinsame Unterausdrücke
ausgeklammert und als temporäre Variablen verwendet. Die Schaltung
erhält erneut eine Struktur. Dabei wird zunächst ein Liste angelegt, die
die möglichen Faktoren enthält. Die Bewertung der Faktoren (benötigte
Halbleiterfläche, Anzahl ihrer Verwendung) wird so oft wiederholt,
bis kein neuer Faktor ermittelt werden kann, der die Schaltung verbessert.
Die Faktoren, die die Logik am stärksten reduzieren, werden zu
temporären Variablen. Ein Beispiel zum Structuring:
246 © G. Lehmann/B. Wunder/M. Selz