Schaltungsdesign mit VHDL

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B Die Sprache VHDL Abb. B-16 zeigt folgende Effekte: Bei Anwendung des "Transport"- Verzögerungsmodells (sig_t) wird das Quellsignal (sig_s) unverändert in seiner Form um 3 ns verzögert. Beim "Inertial"-Verzögerungsmodell (sig_i) werden Impulse, die kürzer als die Verzögerungszeit sind, unterdrückt. Das "Reject-Inertial"-Modell schließlich unterdrückt nur Impulse, die kürzer als die nach dem Schlüsselwort REJECT spezifizierte Zeit von 2 ns sind. Weitere, interessante Effekte treten auf, wenn unterschiedliche Verzögerungszeiten für steigende und fallende Signalflanken spezifiziert werden. Diesen Fall beleuchtet folgendes Beispiel: a ´1´ & tpd_lh = 5 ns tpd_hl = 3 ns 144 © G. Lehmann/B. Wunder/M. Selz ´0´ 1 tpd_lh = 3 ns tpd_hl = 4 ns Abb. B-17: Flankenabhängige Laufzeiten Wird für beide Gatter das "Transport"-Verzögerungsmodell verwendet, so passiert (durch den "Preemption"-Mechanismus) kein positiver Impuls des Signals a, der kürzer als 2 ns ist, das AND-Gatter. Impulse, die länger als 2 ns sind, werden um 2 ns verkürzt. Das zweite Gatter invertiert den positiven Impuls und verkürzt ihn wiederum um 1 ns. Bei der gegebenen Beschaltung gelangen also positive Impulse am Eingang a nur an den Ausgang y, wenn ihre Dauer größer als 3 ns ist. Noch komplizierter wird der Fall, wenn das "Inertial"-Verzögerungsmodell verwendet wird. Positive Impulse an a werden um 2 ns verkürzt und erst ab 5 ns Dauer weitergegeben. Das zweite Gatter läßt positive Impulse nur passieren, wenn sie länger als 4 ns sind. Sie werden dabei um 1 ns verkürzt. Der kürzeste, nicht unterdrückte positive Impuls an a muß demnach 6 ns lang sein und erscheint am Ausgang mit einer Dauer von nur 3 ns. Dem Leser wird empfohlen, sich diese Situation mit Hilfe von Ereignislisten zu verdeutlichen. Außerdem kann untersucht werden, wie sich der Ausgang bei negativen Impulsen am Eingang a verhält. y
6.4 Nebenläufige Anweisungen 6 Verhaltensmodellierung Nebenläufige Anweisungen enthalten optional innerhalb der Anweisung ein sog. Label. Dieses Label kann auch als Name der Anweisung interpretiert werden. Er dient zum späteren Referenzieren der spezifischen Anweisung (z.B. bei der Konfiguration eines strukturalen Modells) oder auch für benutzerdefinierte Attribute. Sequentielle Anweisungen dürfen hingegen nach 387 im allgemeinen keine Labels tragen. Erst mit 393 können Labels für alle Anweisungen (nebenläufig und sequentiell) vergeben werden. 6.4.1 Signalzuweisungen (normal und bedingt) Im Falle von nebenläufigen Signalzuweisungen lautet die Syntax der nicht-bedingter Zuweisung: [assignment_label :] sig_name
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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt Teil A Einführung 1 Entwurf
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Inhalt 6.3 Signalzuweisungen und Ve
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Teil A Einführung © G. Lehmann/B.
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1 Entwurf elektronischer Systeme ti
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1.3.2 Algorithmische Ebene 1 Entwur
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1 Entwurf elektronischer Systeme st
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2 Motivation für eine normierte Ha
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2 Motivation für eine normierte Ha
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3 Geschichtliche Entwicklung von VH
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4 Aufbau einer VHDL- Beschreibung D
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5 Entwurfssichten in VHDL Im vorges
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Eine entsprechende Architektur für
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6 Entwurfsebenen in VHDL Die weiten
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6 Entwurfsebenen in VHDL setzt, dam
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7.1.1 Erfassung der Spezifikation 7
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7.1.6 Layouterzeugung und Produktio
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7.2.4 Syntheseprogramme 7 Design-Me
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Technologie A (FPGAs) Hersteller 1
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8 Bewertung von VHDL Aktuelle Bestr
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Teil B Die Sprache VHDL © G. Lehma
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1.2 Vorgehensweise und Nomenklatur
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2.2 Zeichensatz 2 Sprachelemente De
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2 Sprachelemente p sie dürfen Leer
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2.3.4.1 Numerische Größen 2 Sprac
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2.3.4.2 Zeichengrößen 2 Sprachele
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2 Sprachelemente Gruppen mit gleich
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3 Objekte Sämtliche Daten in VHDL
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Der einzige vordefinierte, physikal
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integer (float_object_name) real (i
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TYPE string IS ARRAY (positive RANG
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3.4 Ansprechen von Objekten 3.4.1 O
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9 Besonderheiten bei Signalen Die A
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10 Gültigkeit und Sichtbarkeit Um
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11 Spezielle Modellierungstechniken
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11.2 Gruppen 393 11 Spezielle Model
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11.3 Überladung 11 Spezielle Model
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11.3.3 Überladen von Aufzähltypwe
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Entity Komp.-instanz Architektur 11
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11.5.3 Handhabung von Files in 393
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element_data next_element element_d
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Teil C Anwendung von VHDL © G. Leh
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1 Simulation tax-Checkern durchgef
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1.2.3 Native-Compiled Simulationste
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1 Simulation auch dazu verwendet we
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1 Simulation -------- Fortsetzung v
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1 Simulation wurde bereits eine tec
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2 Synthese strukturen beschrieben.
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2 Synthese Die Register-Transfer-Sy
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p Vor dem Structuring: f = (a ∧ d
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2 Synthese stützen, da bei der Anw
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2 Synthese Im folgenden soll deshal
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2 Synthese Die folgenden beiden Arc
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2 Synthese ergeben sich zuerst aufg
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2 Synthese Bei der Architektur fals
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ARCHITECTURE cla OF addierer IS SIG
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2 Synthese ARCHITECTURE eins OF bar
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2.4 Synthese von sequentiellen Scha
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ARCHITECTURE variante2 OF dff IS BE
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ENTITY dff IS PORT (clk,d,reset: IN
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2 Synthese Da die Prozesse zur Besc
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Laufzeit / [ns] 8 7 6 5 4 3 120 130
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2 Synthese Eine neunfache Optimieru
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Rechenzeit / [sec] Rechenzeit / [se
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Teil D Anhang © G. Lehmann/B. Wund
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1 Packages p Multiplikations- und D
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1 Packages Bei Objekten des Typs ti
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1 Packages Am Beispiel des Operator
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Die Auflösungsfunktion wird folgen
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1 Packages Als Beispiel einer Funkt
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2.1.2 Strukturale Modellierung 2 VH
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2 VHDL-Übungsbeispiele p Gegeben s
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2 VHDL-Übungsbeispiele Segment leu
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2 VHDL-Übungsbeispiele zweites Fil
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2 VHDL-Übungsbeispiele Diese Funkt
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3.2 VHDL International 3 VHDL-Gremi
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Herausgeber: Jaques Rouillard und J
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4 Disketteninhalt Dem Buch liegt ei
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Literatur Die im folgenden aufgefü
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[GUY 92] A. Guyler: "VHDL 1076-1992
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[SEL 93d] M. Selz, K. D. Müller-Gl
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Sachverzeichnis Die im folgenden au
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FOR 154; 160; 177 FOREIGN 228 forma
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PROCEDURE, Prozeduren 163; 170; 192
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Unvollständige Typdeklarationen 22
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