Schaltungsdesign mit VHDL

2 Synthese
Eine neunfache Optimierung des Zustandsautomaten, auf der Basis der
Laufzeit 3 ns, führt auf die in Abb. C-15 dargestellten Ergebnisse
innerhalb des Entwurfsraums (schwarz ausgefüllte Kreise).
Laufzeit / [ns]
8
7
6
5
4
3
120 130 140
Fläche / [GÄ]
150 160
Abb. C-15: Ergebnisse der Strategie "mehrfache Optimierung"
Mit dieser Strategie erhält man eine der schnellsten Schaltungen im
Feld mit ca. 4 ns Laufzeit. Aufgrund der mehrfachen Optimierung ergeben
sich jedoch deutlich höhere Rechenzeiten. Außerdem läßt sich
nicht vorhersagen, nach welcher Iteration das beste Ergebnis, d.h. ein
globales Minimum, erreicht wird.
Abb. C-16 zeigt die nach jedem Iterationsschritt erreichte Laufzeit:
Laufzeit / [ns]
5,0
4,5
4,0
3,5
1 2 3 4 5
Iteration
6 7 8 9
Abb. C-16: Laufzeit bei mehrfacher Zeitoptimierung
© G. Lehmann/B. Wunder/M. Selz 273