Schaltungsdesign mit VHDL

6 Entwurfsebenen in VHDL
Die weiten Modellierungsmöglichkeiten von VHDL unterstützen Beschreibungen
in verschiedenen Entwurfsebenen, ausgehend von der
Systemebene bis hinab zur Logikebene. Folgende drei Beschreibungsebenen
haben dabei die größte Bedeutung:
p Algorithmische Ebene,
p Register-Transfer-Ebene,
p Logikebene.
Daneben finden sich in der VHDL-Literatur Ansätze, die zeigen, daß
auch eine Modellierung auf Schaltkreisebene bedingt möglich ist (z.B.
[HAR 91]). Die Praxisrelevanz dieser Ansätze ist jedoch gering.
6.1 Algorithmische Ebene
Ein Beispiel für eine Beschreibung auf Algorithmischer Ebene zeigt
einen Ausschnitt aus der Architektur eines Schnittstellenbausteins. Der
Baustein soll immer dann, wenn er von einem Controller eine Aufforderung
erhält, eine Adresse aus einem internen Register frühestens
nach 10 ns auf den Bus legen.
Diese Beschreibung enthält keine Angaben über die spätere Schaltungsstruktur
und keine Takt- oder Rücksetzsignale.
© G. Lehmann/B. Wunder/M. Selz 37