Schaltungsdesign mit VHDL

11.2 Gruppen 393
11 Spezielle Modellierungstechniken
Mit der Überarbeitung der Norm wurde auch der Begriff der Gruppe
in die Sprache eingeführt. Mehrere Objekte, Design-Einheiten und
Unterprogramme können in einer Gruppe zusammengefaßt und gemeinsam
mit Attributen dekoriert werden. Gruppenelemente können
alle mit Namen versehene VHDL-Elemente sein (siehe auch Aufzählung
bei den benutzerdefinierten Attributen; in 393 kommen dazu
noch LITERAL, UNITS, GROUP und FILE).
Da auch Labels in eine Gruppe aufgenommen werden können, lassen
sich z.B. Prozesse oder nebenläufige Signalzuweisungen, die mit einem
Label versehen sind, in Gruppen zusammenfassen.
Typdeklaration von Gruppen
Bevor man jedoch konkrete Gruppen bildet, muß ähnlich wie bei herkömmlichen
Objekten, in einer Deklaration der Gruppentyp festgelegt
werden:
GROUP group_type_name IS
( element_1_type []
{ , element_n_type [] } );
Die optionale Angabe der Zeichen bedeutet, daß beliebig viele Elemente
des genannten Typs auftreten können. Beispiele:
GROUP path IS (SIGNAL, SIGNAL); -- Pfad: 2 Signale
GROUP pins IS (SIGNAL ); -- Pins: beliebig
-- viele Signale ()
Deklaration von Gruppen
Nachdem der Gruppentyp bekanntgegeben wurde, können in der
Gruppendeklaration konkrete VHDL-Einheiten zu einer Gruppe zusammenfügt
werden.
© G. Lehmann/B. Wunder/M. Selz 207