Schaltungsdesign mit VHDL

B Die Sprache VHDL
ARCHITECTURE structural OF shift_register IS
SIGNAL intern : bit_vector(1 TO n-1) ;
COMPONENT d_ff_socket
PORT (d, clk : IN bit ; q : OUT bit) ;
END COMPONENT ;
BEGIN
reg : FOR i IN n DOWNTO 1 GENERATE
-- erstes D-FF: mit Eingang verdrahtet --------------------reg_begin
: IF i = 1 GENERATE
d_ff_begin : d_ff_socket
PORT MAP (ser_in,clk,intern(i)) ;
END GENERATE ;
-- mittlere D-FFs -----------------------------------------reg_middle
: IF i > 1 AND i < n GENERATE
d_ff_middle : d_ff_socket
PORT MAP (intern(i-1),clk,intern(i)) ;
END GENERATE ;
-- letztes D-FF: mit Ausgang verdrahtet -------------------reg_end
: IF i = n GENERATE
d_ff_end : d_ff_socket
PORT MAP (intern(i-1),clk,ser_out) ;
END GENERATE ;
END GENERATE ;
END structural ;
Mit 393 wird ein optionaler Deklarationsteil für die GENERATE-Anweisung
ermöglicht. Er entspricht dem Deklarationsteil von BLOCK
oder ARCHITECTURE:
gen_name : FOR var_name IN disc_range GENERATE
[ ...
... Deklarationsteil
...
BEGIN ]
...
END GENERATE [gen_name] ;
Die gleiche Erweiterungsmöglichkeit von 393 gilt auch für die IF-
Variante der GENERATE-Anweisung.
118 © G. Lehmann/B. Wunder/M. Selz