Schaltungsdesign mit VHDL

6.3 Signalzuweisungen und
Verzögerungsmodelle
6 Verhaltensmodellierung
Die wohl wichtigste Anweisung in VHDL ist die Zuweisung von neuen
Werten an Signale. Signale dienen als Informationsträger innerhalb eines
VHDL-Modells und zur Kommunikation mit dessen Umwelt.
6.3.1 Syntax
Signalzuweisungen können nebenläufig sein oder als sequentielle Anweisungen
innerhalb von Prozessen, Funktionen oder Prozeduren stehen.
Das Ziel der Zuweisung (sig_name) kann ein einzelnes Signal oder
ein Teil eines Vektors (slice), bestehend aus mehreren Signalen sein.
Als zuzuweisendes Argument (value_expr) kann bei Signalzuweisungen
wieder ein Signal gleichen Typs oder ein beliebiger Ausdruck,
der einen Signal typkonformen Wert liefert, stehen. Der neue
Signalwert kann einerseits nur um ein Delta verzögert zugewiesen
werden, indem der optionale AFTER-Teil der Signalzuweisung weggelassen
wird oder indem eine Null-Verzögerung angegeben wird
("AFTER 0 ns"). Andererseits ist die explizite Angabe einer Verzögerungszeit
über das Schlüsselwort AFTER und eine nachfolgende
Zeitangabe (time_expr) möglich. In VHDL stehen dazu zwei verschiedene
Verzögerungsmodelle zur Verfügung, die hier erläutert werden
sollen.
Die Grundsyntax für Signalzuweisungen lautet:
sig_name