Schaltungsdesign mit VHDL

B Die Sprache VHDL
Änderung dieser Übergabeparameter kein Neu-Compilieren des Modells
erfordert.
Neben den Ports und Generics können in der Schnittstellenbeschreibung
Deklarationen gemacht werden, die für die Entity und damit
auch für alle zugehörigen Architekturen Gültigkeit besitzen.
Im optionalen Anweisungsteil ("Entity Statement Part", zwischen
BEGIN und END) können darüberhinaus passive Prozesse, der Aufruf
passiver Prozeduren oder nebenläufige Assertions stehen. Passiv bedeutet,
daß keine Signalzuweisung innerhalb des Prozesses / der Prozedur
erfolgt.
Die Entity ist folgendermaßen aufgebaut:
ENTITY entity_name IS
[ GENERIC (
param_1 {, param_n } : type_name
[ := def_value ]
{ ; further_generic_declarations } );]
[ PORT (
{ port_1 {, port_n } : IN type_name
[ := def_value ] }
{ ; port_declarations_of_mode_OUT }
{ ; port_declarations_of_mode_INOUT }
{ ; port_declarations_of_mode_BUFFER } );]
...
... -- USE-Anweisungen, Disconnections
... -- Deklaration von:
... -- Typen und Untertypen, Aliases,
... -- Konstanten, Signalen, Files,
... -- Unterprogrammen, Attributen
... -- Definition von:
... -- Unterprogrammen, Attributen
... -- VHDL'93: Groups, Shared Variables
...
[ BEGIN
...
... -- passive Befehle, Assertions
... ]
END [ENTITY] [entity_name] ;
98 © G. Lehmann/B. Wunder/M. Selz