Schaltungsdesign mit VHDL

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B Die Sprache <strong>VHDL</strong> fernsatz, bestehen und einen binären, oktalen oder hexadezimalen Wert darstellen. Ähnlich wie bei den numerischen Größen zu von 10 verschiedenen Basen wird vor der in Anführungsstrichen stehenden Zeichenkette die Basis vermerkt: p der Buchstabe "b" oder "B" kennzeichnet binären Code; er kann auch weggelassen werden (Defaultwert), p der Buchstabe "o" oder "O" kennzeichnet oktalen Code, p der Buchstabe "x" oder "X" kennzeichnet hexadezimalen Code. Der Wert der Ziffern in der Zeichenkette muß kleiner als die Basis sein. Bedeutungslose Unterstriche dürfen enthalten sein, falls die Basis explizit angegeben ist. "110010001000" -- gueltige Bit-Strings b"110_010_001_000" -- fuer die Dezimalzahl 3208 o"6210" -- in binaerem, oktalem und X"C88" -- hexadezimalem Code Bit-Strings dienen zur Kurzdarstellung von Werten des Typs bit_ vector. Bei der Darstellung in oktalem und hexadezimalem Code werden sie bei der Zuweisung entsprechend konvertiert. Der Bit-String x"0fa" entspricht dem Bit-String b"0000_1111_1010". Führende Nullen werden also umgesetzt. Bit-Strings sind nach 387 nicht auf andere Typen anwendbar. Nach 393 ist z.B. eine Zuweisung auch auf Objekte vom Typ einer mehrwertigen Logik möglich. Es stehen dabei selbstverständlich nur die "starke 0" und die "starke 1" als Wert zur Verfügung, da nur für diese eine allgemeingültige Umwandlung zwischen den drei Basen bekannt ist. 2.3.5 Trenn- und Begrenzungszeichen Um verschiedene lexikalische Elemente, die nacheinander aufgeführt sind, richtig als eigenständige Elemente interpretieren zu können, müssen zwischen ihnen Zeichen stehen, die die einzelnen lexikalischen Elemente abgrenzen oder trennen. 66 © G. Lehmann/B. Wunder/M. Selz
2 Sprachelemente Als Trenn- und Begrenzungszeichen dienen sowohl Leerzeichen, die außerhalb von Kommentaren, Zeichen und Zeichenketten stehen, als auch Formatierungszeichen und folgende Operatoren, Klammern und Kommentarzeichen: Einzelzeichen: ( ) | ' . , : ; / * - < = > & + Zusammengesetzte Zeichen: => >=
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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt Teil A Einführung 1 Entwurf
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Inhalt 6.3 Signalzuweisungen und Ve
Seite 13 und 14: Teil A Einführung © G. Lehmann/B.
Seite 15 und 16: 1 Entwurf elektronischer Systeme ti
Seite 17 und 18: 1.3.2 Algorithmische Ebene 1 Entwur
Seite 19 und 20: 1 Entwurf elektronischer Systeme st
Seite 21 und 22: 2 Motivation für eine normierte Ha
Seite 23 und 24: 2 Motivation für eine normierte Ha
Seite 25 und 26: 3 Geschichtliche Entwicklung von VH
Seite 27 und 28: 4 Aufbau einer VHDL- Beschreibung D
Seite 29 und 30: 4 Aufbau einer VHDL-Beschreibung Vo
Seite 31 und 32: 5 Entwurfssichten in VHDL Im vorges
Seite 33 und 34: Eine entsprechende Architektur für
Seite 35 und 36: 6 Entwurfsebenen in VHDL Die weiten
Seite 37 und 38: 6 Entwurfsebenen in VHDL setzt, dam
Seite 39 und 40: 7.1.1 Erfassung der Spezifikation 7
Seite 41 und 42: 7.1.6 Layouterzeugung und Produktio
Seite 43 und 44: 7.2.4 Syntheseprogramme 7 Design-Me
Seite 45 und 46: Technologie A (FPGAs) Hersteller 1
Seite 47 und 48: 8 Bewertung von VHDL Durch Kombinat
Seite 49 und 50: 8 Bewertung von VHDL Aktuelle Bestr
Seite 51 und 52: Teil B Die Sprache VHDL © G. Lehma
Seite 53 und 54: 1.2 Vorgehensweise und Nomenklatur
Seite 55 und 56: 2.2 Zeichensatz 2 Sprachelemente De
Seite 57 und 58: 2 Sprachelemente Damit VHDL-Modelle
Seite 59 und 60: 2 Sprachelemente p sie dürfen Leer
Seite 61 und 62: 2.3.4.1 Numerische Größen 2 Sprac
Seite 63: 2.3.4.2 Zeichengrößen 2 Sprachele
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Seite 69 und 70: 3 Objekte Sämtliche Daten in VHDL
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Seite 73 und 74: 3 Objekte Der maximal mögliche Wer
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ARCHITECTURE structural OF n_bit_re
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6 Verhaltensmodellierung Im vorange
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6.1 Operatoren 6 Verhaltensmodellie
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6.1.2 Vergleichsoperatoren Operator
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6.1.3 Arithmetische Operatoren 6.1.
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6.1.3.3 Multiplizierende Operatoren
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Operator Funktion Typ linker Operan
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Name Funktion 6 Verhaltensmodellier
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6 Verhaltensmodellierung und PRED/S
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6 Verhaltensmodellierung s'QUIET [(
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Mit 393 sind weitere signalbezogene
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6.3 Signalzuweisungen und Verzöger
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6 Verhaltensmodellierung nicht änd
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6 Verhaltensmodellierung eingeführ
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6.4 Nebenläufige Anweisungen 6 Ver
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ENTITY latch IS PORT (d, clk : IN b
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eset_check : ASSERT sig_reset /= '0
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6 Verhaltensmodellierung und Signal
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6 Verhaltensmodellierung im Ausfüh
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6 Verhaltensmodellierung Die einzel
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6 Verhaltensmodellierung Mit der ü
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ARCHITECTURE case_variante_2 OF fou
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6 Verhaltensmodellierung Die Schlei
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ARCHITECTURE behavioral OF n_time_l
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6.6.1 Funktionen 6 Verhaltensmodell
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6 Verhaltensmodellierung Die Verein
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6 Verhaltensmodellierung Die oben d
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PROCEDURE hello; PROCEDURE d_ff ( C
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6 Verhaltensmodellierung nicht ange
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6 Verhaltensmodellierung ARCHITECTU
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7 Konfigurieren von VHDL-Modellen 7
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7 Konfigurieren von VHDL-Modellen W
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7 Konfigurieren von VHDL-Modellen W
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CONFIGURATION ha_config OF halfadde
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7 Konfigurieren von VHDL-Modellen D
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8 Simulationsablauf Signalzuweisung
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8 Simulationsablauf ARCHITECTURE nu
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8.3.1 Prozesse 8 Simulationsablauf
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9 Besonderheiten bei Signalen Neben
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9 Besonderheiten bei Signalen Die A
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9 Besonderheiten bei Signalen ARCHI
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9 Besonderheiten bei Signalen Die Z
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10 Gültigkeit und Sichtbarkeit Um
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10 Gültigkeit und Sichtbarkeit spr
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11 Spezielle Modellierungstechniken
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11.2 Gruppen 393 11 Spezielle Model
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11.3 Überladung 11 Spezielle Model
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11.3.3 Überladen von Aufzähltypwe
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Entity Komp.-instanz Architektur 11
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11.5.1 Typspezifische Files 11 Spez
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11.5.3 Handhabung von Files in 393
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element_data next_element element_d
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Teil C Anwendung von VHDL © G. Leh
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1 Simulation tax-Checkern durchgef
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1.2.3 Native-Compiled Simulationste
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1 Simulation auch dazu verwendet we
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1 Simulation ARCHITECTURE strategy_
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1 Simulation -------- Fortsetzung v
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1 Simulation wurde bereits eine tec
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2 Synthese strukturen beschrieben.
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2 Synthese Die Register-Transfer-Sy
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p Vor dem Structuring: f = (a ∧ d
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2 Synthese stützen, da bei der Anw
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2 Synthese Im folgenden soll deshal
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2 Synthese Die folgenden beiden Arc
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2 Synthese ergeben sich zuerst aufg
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2 Synthese Bei der Architektur fals
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ARCHITECTURE cla OF addierer IS SIG
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2 Synthese ARCHITECTURE eins OF bar
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2.4 Synthese von sequentiellen Scha
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ARCHITECTURE variante2 OF dff IS BE
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ENTITY dff IS PORT (clk,d,reset: IN
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2 Synthese Da die Prozesse zur Besc
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Laufzeit / [ns] 8 7 6 5 4 3 120 130
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2 Synthese Eine neunfache Optimieru
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Rechenzeit / [sec] Rechenzeit / [se
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Teil D Anhang © G. Lehmann/B. Wund
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1 Packages p Multiplikations- und D
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1 Packages Bei Objekten des Typs ti
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1 Packages Am Beispiel des Operator
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Die Auflösungsfunktion wird folgen
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1 Packages Als Beispiel einer Funkt
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2.1.2 Strukturale Modellierung 2 VH
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2 VHDL-Übungsbeispiele p Gegeben s
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2 VHDL-Übungsbeispiele Segment leu
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2 VHDL-Übungsbeispiele zweites Fil
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2 VHDL-Übungsbeispiele Diese Funkt
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3.2 VHDL International 3 VHDL-Gremi
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Herausgeber: Jaques Rouillard und J
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4 Disketteninhalt Dem Buch liegt ei
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Literatur Die im folgenden aufgefü
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[GUY 92] A. Guyler: "VHDL 1076-1992
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[SEL 93d] M. Selz, K. D. Müller-Gl
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Sachverzeichnis Die im folgenden au
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FOR 154; 160; 177 FOREIGN 228 forma
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PROCEDURE, Prozeduren 163; 170; 192
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Unvollständige Typdeklarationen 22
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