Etude de la fiabilité porteurs chauds et des performances des ...

tel-00117263, version 2 - 29 Jan 2007
Thierry DI GILIO
en fonction de VGS pour des tensions VDS comprises entre −5V et −7V . Le pic de courant
électronique se déplace vers les tensions VGS négatives à mesure que |VDS| augmente (Tab.
III.5).
VDS(V ) -5 -5.5 -6 -6.5 -7
VGS(V )
I max
BS -1.6 -1.7 -1.8 -1.95 -2.05
I max
G,e -0.95 -1.05 -1.1 -1.15 -1.2
TAB. III.5 – Polarisations du maximum des courants de Grille et de Substrat.
On peut remarquer que :
1. le courant Substrat reste faible par rapport au NMOS de géométrie identique, mais le
courant de Grille électronique est plus conséquent ; c’est une des raisons pour laquelle le
mode IGe est le plus dégradant dans le PMOS, comme nous le verrons plus tard.
2. malgré des conditions idéales pour l’injection de trous à VGS = VDS, on ne mesure pas de
courant de trous à travers l’oxyde en raison d’un taux d’ionisation faible et d’une hauteur
de barrière plus importante pour les trous : φb,h = 4.8eV .
Intéressons nous aux cinétiques de stress IGe. La Fig. III.18 montre les variations relatives
du courant de Drain, mesurées pour différentes polarisations: en régime linéaire (VGS/VDS =
−0.6V/25mV ), et saturé (VGS = VDS = VDD/2 et VGS = VDS = VDD) en mode FWD et
REV. La dépendance temporelle du piégeage de charges négatives dans le PMOS suit une loi
logarithmique [26], contrairement à la création d’états d’interface en loi de puissance.
On constate que c’est à VDD/2,VDD/2 que le courant est le plus réduit en valeur absolue. En
augmentant le VDS de mesure, le courant est moins dégradé. Si on augmente encore la tension
de Drain jusqu’à VDD/VDD, la dégradation devient moins importante. La dégradation résulte du
piégeage d’électrons, ce qui se traduit par l’extension du Drain conduisant à la réduction de la
longueur électrique du canal. Cet effet est un phénomène généralement observé pour les dispo-
sitifs avec une structure de Drain de type LDD [27, 28]. Lorsqu’on augmente encore la tension
de Drain, la dégradation diminue en raison de la localisation des défauts. C’est le phénomène
d’écrantage qui rentre en jeu et masque la charge piégée et les états d’interface générés dans
la zone de Drain au cours de la dégradation, comme nous l’avons observé dans le transistor
NMOS.
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