Chapitre III : Etude expérimentale des eff<strong>et</strong>s non stationnaires- Plus le dopage des accès n+ est élevé plus la tension aux bornes <strong>du</strong> canal est grande. Les eff<strong>et</strong>s nonstationnaires sont donc plus importants. C’est un corollaire de la dépendance en champ.- Plus la raideur des jonctions est faible, moins les eff<strong>et</strong>s non stationnaires sont présents car le gazélectronique subit davantage d’interactions à la source <strong>et</strong> devient moins facilement hors équilibre. C’est uncorollaire de la dépendance <strong>du</strong> dopage de la zone n.En conclusion, pour obtenir des eff<strong>et</strong>s non stationnaires importants, les diodes n+/n/n+ à fabriquer doiventêtre les plus courtes possibles, avec un dopage n faible <strong>et</strong> des jonctions les plus abruptes possibles. Deplus, pour évaluer l’influence des extensions sur les eff<strong>et</strong>s non stationnaires, des diodes avec desextensions symétriques <strong>et</strong> asymétriques de différents dopages seront fabriquées. Ensuite, le calibrage desparamètres de fabrication perm<strong>et</strong>tra de repro<strong>du</strong>ire les résultats expérimentaux par les simulations Dérive-Diffusion sur les grands dispositifs où le <strong>transport</strong> est supposé stationnaire. Ensuite, en gardant cecalibrage, les p<strong>et</strong>its dispositifs où le <strong>transport</strong> devient non stationnaire voire quasi-balistique serontsimulés, ce qui perm<strong>et</strong>tra de m<strong>et</strong>tre en évidence les eff<strong>et</strong>s non stationnaires <strong>et</strong> les limites des modèles.4. LA TECHNIQUE DE FABRICATION4.1. Choix de la technologie de fabricationPour réaliser les diodes n+/n/n+, l’évaluation des technologies disponibles à Crolles, BICMOS <strong>et</strong>CMOS, a été effectuée. En technologie BICMOS, la structure n+/n/n+ est réalisée à la place <strong>du</strong> transistorbipolaire <strong>et</strong> connectée par le collecteur, comme illustré sur la Figure III-2. En technologie CMOS, endopant légèrement les caissons (initialement dopés en Bore à 10 15 at/cm 3 ) pour rendre le substrat de type nà 10 16 at/cm 3 , <strong>et</strong> en implantant les source <strong>et</strong> drain pour définir les zones n+, on obtient une diode n+/n/n+où la longueur de la zone n est alors la longueur <strong>du</strong> la grille plus celle des espaceurs. La grille sert juste demasque pour la zone n comme illustré sur la Figure III-3.Figure III-2: Résultats d’une simulation de la technique defabrication avec DIOS d’une diode n+/n/n+ avec latechnologie BICMOS. En rouge, dopage à 10 20 at.cm -3 ,jaune , dopage à 10 16 at.cm -3Figure III-3 : Résultat d’une simulation de la technique defabrication d’une diode n+nn+ avec la technologie CMOS.En rouge, dopage à 10 20 at.cm -3 , jaune , dopage à 10 16 at.cm -3- 86 -
Chapitre III : Etude expérimentale des eff<strong>et</strong>s non stationnairesCes deux technologies ont été simulées pour évaluer les avantages <strong>et</strong> les inconvénients de chacune, dans lebut d'obtenir des structures où le <strong>transport</strong> est essentiellement volumique 1D, non perturbé par lesinterfaces <strong>et</strong> les eff<strong>et</strong>s de confinement quantique, <strong>et</strong> susceptibles de présenter un ratio R élevé. Le résultatde c<strong>et</strong>te étude montre que la technologie CMOS est la plus pertinente pour l’étude des eff<strong>et</strong>s nonstationnaires. En eff<strong>et</strong>, bien que la disposition verticale de la technologie BICMOS perm<strong>et</strong>te de connaîtreprécisément le profil de dopants par mesure SIMS, plusieurs points ne plaident pas en faveur de c<strong>et</strong>t<strong>et</strong>echnologie. Premièrement, le ratio obtenu est faible (1.4 à V DS =2.5V) car les résistances d’accès liées auxlongues régions n+ sont élevées. De plus, le courant prend le chemin où le potentiel chute le plusrapidement possible, c’est à dire à la surface <strong>du</strong> STI. Dans c<strong>et</strong>te structure, le <strong>transport</strong> est donc perturbépar des interactions avec la surface <strong>du</strong> STI. Enfin, le dernier point négatif est la forte diffusion des dopantsde la couche enterrée vers la couche épitaxiée. En eff<strong>et</strong> l’épitaxie se déroulant à température élevée, lajonction n+/n ne possède pas la raideur nécessaire à la mise en évidence des eff<strong>et</strong>s non stationnaires. Enrevanche, la technologie CMOS remplit mieux ces critères. A première vue, la connaissance <strong>du</strong> dopagedans les zones n <strong>et</strong> n+, élément indispensable aux comparaisons, est plus difficile car les profils de dopagene sont pas 1D. C’est l’inconvénient principal de c<strong>et</strong>te structure. Cependant, à partir des profils desmesures SIMS <strong>du</strong> dopage vertical dans les zones n+ <strong>et</strong> par révélation chimique des dopants, laconnaissance <strong>du</strong> profil 2D de dopants est possible. De plus, le calibrage de la technique de fabrication desgrandes diodes par des caractéristiques I(V) <strong>et</strong> C(V) perm<strong>et</strong>tra de connaître le dopage <strong>du</strong> canal. Outre c<strong>et</strong>tedifficulté, les autres impératifs de la diode théorique sont respectés. En eff<strong>et</strong>, les eff<strong>et</strong>s quantiques <strong>et</strong> derugosités sont négligeables. Pour ne pas subir les eff<strong>et</strong>s électrostatiques de la grille sur le <strong>transport</strong>, unoxyde épais de 6nm a été fabriqué <strong>et</strong> la grille poly-silicium n'a pas été pas dopée pour obtenir une tensionde bandes plates nulle. Cela con<strong>du</strong>it à un champ de confinement presque nul dans le canal <strong>et</strong> le <strong>transport</strong>est bien unidimensionnel sur toute la profondeur des jonctions, comme illustré sur la Figure III-4.Figure III-4: Flux de courant dans la diode de 40nm àV DS =1V en simulation Dérive-Diffusion.Figure III-5 : Profil <strong>du</strong> dopage dans la diode de 40nm.De plus, avec les étapes de siliciurations, les résistances d’accès sont faibles. Enfin, l’implantationverticale des dopants dans les zones n+ donne une jonction n+/n de très bonne qualité. La raideur de4décades/50nm comme illustré sur la Figure III-5 perm<strong>et</strong> d'obtenir des ratios à faible longueur de grilled’environ 1.4 à 1V. De plus, les longueurs de grille à notre disposition, de 10 microns jusqu’à 40nmperm<strong>et</strong>tent une étude complète des différents régimes de <strong>transport</strong>. La technologie CMOS a donc étéutilisée pour la fabrication des diodes.- 87 -