Xilinx Virtex-6 Libraries Guide for HDL Designs

Chapter 4: About Design ElementsInputsOutputs1 0 1 1 0 0 INIT[12] INIT[44]1 0 1 1 0 1 INIT[13] INIT[45]1 0 1 1 1 0 INIT[14] INIT[46]1 0 1 1 1 1 INIT[15] INIT[47]1 1 0 0 0 0 INIT[16] INIT[48]1 1 0 0 0 1 INIT[17] INIT[49]1 1 0 0 1 0 INIT[18] INIT[50]1 1 0 0 1 1 INIT[19] INIT[51]1 1 0 1 0 0 INIT[20] INIT[52]1 1 0 1 0 1 INIT[21] INIT[53]1 1 0 1 1 0 INIT[22] INIT[54]1 1 0 1 1 1 INIT[23] INIT[55]1 1 1 0 0 0 INIT[24] INIT[56]1 1 1 0 0 1 INIT[25] INIT[57]1 1 1 0 1 0 INIT[26] INIT[58]1 1 1 0 1 1 INIT[27] INIT[59]1 1 1 1 0 0 INIT[28] INIT[60]1 1 1 1 0 1 INIT[29] INIT[61]1 1 1 1 1 0 INIT[30] INIT[62]1 1 1 1 1 1 INIT[31] INIT[63]INIT = Binary equivalent of the hexadecimal number assigned to the INIT attributePort DescriptionsPort Direction Width FunctionO6 Output 1 6/5-LUT outputO5 Output 1 5-LUT outputI0, I1, I2, I3, I4, I5 Input 1 LUT inputsDesign Entry MethodInstantiationInferenceCORE Generator and wizardsMacro supportYesRecommendedNoNoAvailable AttributesAttribute Type Allowed Values Default DescriptionINIT Hexadecimal Any 64-Bit Value All zeros Specifies the LUT5/6 output function.Virtex-6 Libraries Guide for HDL DesignsUG623 (v 11.4) December 2, 2009 www.xilinx.com 207