Verifikation reaktiver Systeme - Universität Kaiserslautern

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Fehler vorliegt (multiple = 1) soll die Zelle verworfen werden. Die Entscheidung
hängt dabei zusätzlich vom internen Zustand ab. Dies lässt sich nun als Schaltung
darstellen (Abbildung 3).
Abbildung 3. ATM error controller
Der Zustand der sequentiellen Schaltung ist ’1’ genau dann, wenn ein fehlerhafter
Block im vorangegangenen Schritt empfangen wurde.
Der heutige Designentwurf läuft mit Hilfe von Hardwarebeschreibungssprachen
(VHDL, Verilog) ab, daher stellt die Schaltung eigentlich nur eine visuelle
Repräsentation des HDL-Codes da. Um mit dieser Schaltung weiter arbeiten
zu können ist es wichtig den Flip-Flop zu entfernen, der den internen Zustand
darstellt. Hierzu wird dieser Speicher durch eine interne Leitung ersetzt (Abbildung
4). Diese interne Leitung wird zu den primären Leitungen als zusätzlicher
Eingang beziehungsweise Ausgang gezählt. Der sich ergebende ATM wird als
Com(AEC) bezeichnet.
Abbildung 4. Com(AEC)