10.10.2016 Views

FEIRA DE INICIAÇÃO CIENTÍFICA 2015

oqYM2W

oqYM2W

SHOW MORE
SHOW LESS

Create successful ePaper yourself

Turn your PDF publications into a flip-book with our unique Google optimized e-Paper software.

arramento conforme as solicitações do escalonador. Tal memória cache, desta forma, está ligada<br />

diretamente ao escalonador, não sendo acessada diretamente pelo WaveCore, podendo ser<br />

considerada uma memória Cache de L2 compartilhada do tipo somente leitura (MARTINS, 2014).<br />

2.4.3 CONTROLADOR <strong>DE</strong> ACESSO À MEMÓRIA RAM<br />

O controlador de acesso a memória RAM atua como um multiplexador inteligente, efetuando<br />

a seleção de qual WaveCore obterá acesso àmemória. Para o WaveCore, este processo é<br />

transparente, sendo que na ótica deste é como se o acesso ocorresse de forma direta, porém,<br />

quem está realizando o acesso é o controlador de acesso a memória. Na Figura 2.4, consta o<br />

fluxograma descrevendo a sequência lógica de operação do controlador de acesso a memória<br />

RAM da WEU.<br />

Conforme a Figura 2.4, observa-se que o controlador possui apenas como objetivo verificar<br />

se algum WaveCore solicita acesso à memória, ligando-o a mesma em caso positivo e<br />

efetuando a entrega de informações. Este procedimento ocorre de forma cíclica, disponibilizando<br />

tempo de acesso a cada WaveCore conforme a necessidade.<br />

480<br />

Inicio (X=1)<br />

Core X RAM<br />

Enable<br />

Habilita memória<br />

RAM<br />

Transfere endereço<br />

enviado pelo Core<br />

Conecta sinal de<br />

WAIT<br />

RAM WAIT = 0<br />

Transfere<br />

informação ao Core<br />

X=X+1 até 32<br />

Quando > 32, X=1<br />

Figura 2.4 – Fluxograma do controlador de acesso a memória RAM da WEU.<br />

Fonte – O Autor, <strong>2015</strong>.

Hooray! Your file is uploaded and ready to be published.

Saved successfully!

Ooh no, something went wrong!