RL78/D1A User's Manual: Hardware - Renesas

R01UH0317EJ0004 Rev. 0.04 1283
Feb. 22, 2013
Necessary WAIT I/O register(SFR) name R/W Bit R/W
Address
READ(MIN.) READ(MAX.) WRITE(MIN.) WRITE(MAX.)
Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 1 8 16 7 6 5 4 3 2 1 0
- - - - F0076
- - - - F0077
TOS00 (Timer output select register 00) E E - E E R E E E R E
TOS031 TOS030 TOS020 TOS011 TOS010 TOS000 E E - E E E - E
TOS01 (Timer output select register 01) E E - E E R E E E R E
TOS071 TOS070 TOS060 TOS051 TOS050 TOS040 E E - E E E - E
- - - - F0078 IAWCTL (Illegal-memory access detection control register) - E - - - - - - - - -
- - - - F0079
- - - - F007A
- - - - F007B
- - - - F007C
- - - - F0090
TOS10 (Timer output select register 10) E E - E E R E E E R R
TOS131 TOS130 TOS120 TOS111 TOS110 E E - E E E - -
TOS11 (Timer output select register 11) E E - E E E E E E E E
TOS171 TOS170 TOS161 TOS160 TOS151 TOS150 TOS141 TOS140 E E E E E E E E
TOS20 (Timer output select register 20) E E - E E E E E E E E
TOS231 TOS230 TOS221 TOS220 TOS211 TOS210 TOS201 TOS200 E E E E E E E E
TOS21 (Timer output select register 21) E E - E E E E E E E E
TOS271 TOS270 TOS261 TOS260 TOS251 TOS250 TOS241 TOS240 E E E E E E E E
DFLCTL (Data flash control register) E E - R R R R R R R E
DFLEN - - - - - - - E
- - - - F00A0 HIOTRM (high-speed on-chip oscillator trimming register) - E - - - - - - - - -
- - - - F00E0 MDCL (Multiplication/division data registers C(L)) - - E - - - - - - - -
- - - - F00E2 MDCH (Multiplication/division data registers C(H)) - - E - - - - - - - -
- - - - F00E8
- - - - F00F0
- - - - F00F1
- - - - F00F2
MDUC (Multiplication/division control register) E E - E E R R E R R E
DIVMODE MACMODE MDSM MACOF MACSF DIVST E E - - E R R E
PER0 (Peripheral enable register 0) E E - E E E E E E E E
RTCEN LIN1EN LIN0EN SAU1EN SAU0EN TAU2EN TAU1EN TAU0EN E E E E E E E E
PER1 (Peripheral enable register 1) E E - E R E E R R R R
ADCEN MTRCEN SGEN E - E E - - - -
PCKSEL (Peripheral clock select register) E E - R E E E E R R E
CANMCKE1 CANMCK1 CANMCKE0 CANMCK0 SGCLKSEL - E E E E - - E
- - - - F00F3 OSMC (Operation speed mode control register) - E - - - - - - - - -
- - - - F00F5
RPECTL (RAM parity error control register) E E - E R R R R R R E
RPERDIS RPEF E - - - - - - E
1283
RL78/D1A APPENDIX A NUMBER OF WAIT CYCLES TO ACCESS I/O REGISTERS
Specifications in this document are tentative and subject to change.
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